本工具是一款参考芯片行业内近周期仿真思路及 ISA 仿真器设计原则，针对RISC-V指令集芯片的近周期软件模拟仿真器。以 Spike（RISC-V 官方黄金参考模型）作指令语义后端，在指令边界叠加可标定的工程化时序模型，提供接近真实硬件量级的周期数估计。
它不做 RTL 级门级 / 时序仿真，而是以 Spike 作为「黄金参考模型」维护 PC / GPR / CSR / 内存语义，在每条指令提交后叠加一套可标定的近周期时序模型（流水线冒险、分支预测失误、访存区域延迟、Cache 缺失、向量吞吐、自定义指令时延等），从而在功能 100% 正确的前提下给出接近真实硬件量级的周期数估计，仿真误差小于5%，可用于芯片设计的早期验证。
本页面是 riscv-ncsim 的 Web 前端。模拟器在沙箱（超时 + 指令上限）内执行，运行环境干净安全。你可以：
裸机输出经 UART0 回显到输出控制台；程序以 ecall 干净退出即判定为正常结束。
周期精度标定的黄金参考表来自 UX900 等价核的 RTL 实测（--calibrate-golden），跑 UX900 等价核（rooooot_ncsim_7_RV64IMAFDC）时，近周期时序误差最小（设计目标 <5%），跑其它 RV32/RV64 核，时序曲线仍会按同一微架构模型产生，其中「同一微架构模型」指本工具内置的 NearCycleEngine 近周期时序模型：5 级顺序流水线、2-bit 自适应 BPU（预测失误冲刷惩罚 3 周期）与 BTB、load-use 数据冒险 1 周期、控制冒险 2 周期、可配置 L1 I/D Cache 与访存区域延迟、以及向量吞吐模型；其默认时延参数（flush=3、ctrl-stall=2、load-use=1）由 UX900 等价核的 RTL 实测数据标定。跑其它 RV 核时仍套用这组默认值，因流水线 / BPU / Cache 的物理机制通用而给出量级合理的估计，但未用对应硅片实测周期数做过误差量化，保真度仅供参考；必要时可用 --calibrate-golden 重新标定。
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可用 uart_puts / uart_putc / uart_print_int / uart_print_hex 输出到控制台。